เทคโนโลยี Complementary Metal-Oxide-Semiconductor (CMOS) เป็นเทคโนโลยีที่มีความสำคัญอย่างมากในอุตสาหกรรมเซมิคอนดักเตอร์มานานหลายทศวรรษ และมีการพัฒนาอย่างต่อเนื่องเพื่อย่อขนาดทรานซิสเตอร์และอุปกรณ์อิเล็กทรอนิกส์ การลดขนาดลงถึง 3 นาโนเมตรนำไปสู่ความท้าทายที่เพิ่มขึ้นในเทคโนโลยี CMOS ทั้งนี้ การลดขนาดต่ำกว่า 3 นาโนเมตรมาพร้อมกับข้อจำกัด รวมถึงข้อดีและข้อเสีย ตลอดจนวิธีการผลิต CMOS ระดับต่ำกว่า 3 นาโนเมตรและการพัฒนาอุปกรณ์ที่จำเป็นในการผลิต

มาทำความรู้จักเทคโนโลยี CMOS

CMOS หรือ Complementary Metal-Oxide-Semiconductor เป็นเทคโนโลยีสำคัญในการสร้างวงจรอิเล็กทรอนิกส์ขนาดเล็ก เช่น วงจรประมวลผลในสมาร์ทโฟน ชิปคอมพิวเตอร์ และอุปกรณ์อิเล็กทรอนิกส์อื่นๆ CMOS มักถูกใช้งานในรูปแบบของทรานซิสเตอร์ ซึ่งแบ่งเป็น 2 ประเภท คือ

- NMOS ทำหน้าที่เป็นสวิตช์ เมื่อมีกระแสไฟฟ้าผ่านจะมีค่าเป็น 1

- PMOS ทำหน้าที่เป็นสวิตช์ โดยมีค่าเป็น 0 เมื่อกระแสไฟฟ้าผ่าน

ทั้งสองชนิดทำงานร่วมกันเพื่อช่วยประหยัดพลังงานและเพิ่มประสิทธิภาพของอุปกรณ์

ความแตกต่างระหว่างเทคโนโลยี CMOS ขนาด 3 นาโนเมตรและต่ำกว่า

การพัฒนาเทคโนโลยี CMOS ขนาด 3 นาโนเมตร ต้องใช้โครงสร้างและวัสดุที่แตกต่างกัน รวมถึงกรรมวิธีการออกแบบที่ซับซ้อนขึ้น เช่น เทคโนโลยี Lithography ซึ่งส่งผลต่อประสิทธิภาพและต้นทุน โดยทั่วไป เทคโนโลยี CMOS ขนาด 3 นาโนเมตรใช้โครงสร้างแบบ FinFET ซึ่งอาจมีการปรับเปลี่ยนเพิ่มเติม โดยใช้ซิลิกอน (Si) เป็น Substrate ที่มีค่า k-dielectric สูง พร้อมเทคโนโลยี Extreme Ultraviolet Lithography (EUV) ประมาณ 1-2 ครั้ง

ในขณะที่เทคโนโลยี  CMOS ขนาดต่ำกว่า 3 นาโนเมตร ใช้โครงสร้างแบบ GAA (Gate-All-Around), CFET หรือ Forksheet FETs โดยผสมผสานวัสดุที่เรียกว่า Heterostructures หรือ 2D Materials ซึ่งประกอบด้วยสารกึ่งตัวนำจากธาตุหมู่ 3-5 นอกจากนี้ ยังต้องใช้ EUV Lithography หลายครั้ง เพื่อให้ได้โครงสร้างที่ซับซ้อนขึ้น ส่งผลให้มี ต้นทุนสูงกว่าเทคโนโลยี CMOS ขนาด 3 นาโนเมตร แต่ให้ ประสิทธิภาพที่ดีกว่า

ความท้าทายของเทคโนโลยี CMOS ที่เล็กกว่า 3 นาโนเมตร

การพัฒนาเทคโนโลยี CMOS ที่มีขนาดเล็กกว่า 3 นาโนเมตรเป็นความท้าทายสำคัญ ซึ่งต้องคำนึงถึงประสิทธิภาพ เทคโนโลยีการผลิต และต้นทุนที่สูงขึ้น โดยสามารถสรุปประเด็นหลักได้ดังนี้

- ความหนาแน่นของทรานซิสเตอร์ที่เพิ่มขึ้น

เมื่อขนาดลดลง จะสามารถบรรจุทรานซิสเตอร์ได้มากขึ้นในชิปเดียวกัน ทำให้การถ่ายเทพลังงานมีประสิทธิภาพสูงขึ้น

- ประสิทธิภาพโดยรวมดีขึ้น

การรวมทรานซิสเตอร์ในปริมาณมากขึ้นช่วยเพิ่มความเร็วในการประมวลผล ตอบสนองได้รวดเร็วกว่าเดิม

- การใช้พลังงานที่ลดลง

เนื่องจากขนาดที่เล็กลง การสูญเสียพลังงานจึงลดลง ทำให้การใช้พลังงานมีประสิทธิภาพมากขึ้น

- ต้นทุนการผลิตที่สูงขึ้น

แม้จะได้ประสิทธิภาพสูงขึ้น แต่กระบวนการผลิตซับซ้อนขึ้น ต้องใช้เทคนิคการผลิตขั้นสูง เช่น Extreme Ultraviolet Lithography (EUV) หลายรอบ และกระบวนการ Etching ที่ต้องการสภาพแวดล้อมระดับ Cleanroom รวมถึงการใช้วัสดุขั้นสูง เช่น Heterostructures และ 2D Materials ซึ่งส่งผลให้ต้นทุนเพิ่มขึ้นอย่างมาก

สรุป

แม้ว่าเทคโนโลยี CMOS ขนาดต่ำกว่า 3 นาโนเมตรจะมีข้อได้เปรียบในด้านความหนาแน่นของทรานซิสเตอร์ที่เพิ่มขึ้น ประสิทธิภาพที่ดีขึ้น และการใช้พลังงานที่ลดลงอย่างมีนัยสำคัญ แต่กระบวนการผลิตที่ซับซ้อนและต้นทุนที่สูงขึ้นยังคงเป็นอุปสรรคสำคัญ อย่างไรก็ตาม การพัฒนาเทคโนโลยี CMOS ในระดับนี้แสดงถึงศักยภาพและความก้าวหน้าของอุตสาหกรรมเซมิคอนดักเตอร์ ซึ่งยังคงขยายขีดจำกัดต่อไปและอาจปฏิวัติการประมวลผลพร้อมเปิดโอกาสในการสร้างนวัตกรรมใหม่ๆ ในอนาคต

‍